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个人简介:FPGA/Matlab/Simulink等算法仿真。通信与信号处理,人工智能技术等项目开发,10余年FPGA算法开发经验。

博客简介:

fpga/matlab/simulink算法仿真工程

博客描述:
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____我是"我爱C编程",专注通信信号,人工智能,控制以及图像处理,擅长FPGA、MATLAB等技术。项目合作/下载程序如报错可联系我邮箱: 1480526168@qq.com

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AI 镜像开发实战征文活动

随着人工智能技术的飞速发展,AI 镜像开发逐渐成为技术领域的热点之一。Stable Diffusion 3.5 FP8 作为强大的文生图模型,为开发者提供了更高效的图像生成解决方案。为了推动 AI 镜像开发技术的交流与创新,我们特此发起本次征文活动,诚邀广大开发者分享在 Stable Diffusion 3.5 FP8 文生图方向的实战经验和创新应用 本次征文活动鼓励开发者围绕 Stable Diffusion 3.5 FP8 文生图方向,分享以下方面的内容: 1. 技术实践与优化 - Stable Diffusion 3.5 FP8 模型架构解析与优化技巧 - 文生图生成效果的提升方法与技巧 - 模型部署与加速策略,例如使用 Hugging Face、Diffusers 等工具 - 针对特定场景(例如二次元、写实风)的模型微调与定制化开发 2. 应用场景探索 - Stable Diffusion 3.5 FP8 在不同领域的应用案例分享,例如游戏设计、广告创意、艺术创作等 - 利用 Stable Diffusion 3.5 FP8 实现图像编辑、图像修复、图像增强等功能的探索 - 结合其他 AI 技术(例如 NLP、语音识别)构建更强大的应用 3. 创新应用与思考 - 基于 Stable Diffusion 3.5 FP8 的创新应用场景设计 - AI 镜像开发的未来发展方向的思考与展望 - 对 AI 镜像开发伦理、安全等问题的探讨

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【仿真测试】基于FPGA的完整64QAM通信链路实现,含频偏锁定,帧同步,定时点,Viterbi译码,信道,误码统计

摘要:本文提出了一种基于FPGA的64QAM通信链路实现方案,包含217卷积编码/维特比译码、64QAM调制解调、上/下变频、频偏锁定、帧同步和定时点提取等完整模块。系统采用PN导频和CORDIC算法实现频偏估计补偿,通过相关峰检测完成定时点提取和帧同步。Verilog实现的系统接口包含调制解调、误码统计等功能模块,仿真测试在不同信噪比(12dB-30dB)下验证了系统性能。该方案为数字通信系统设计提供了完整的FPGA实现参考。
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博文更新于 16 小时前 ·
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【1.1】基于FPGA的Costas环开发案例——前言/目录

本专栏提供基于FPGA的BPSK+Costas环系统开发教程,包含理论学习、MATLAB仿真到FPGA实现的完整流程。内容涵盖Costas环原理、性能影响因素分析(环路参数、频偏、采样率等)、FPGA开发步骤(信号产生、频偏模拟、滤波器设计等)以及硬件测试与仿真分析。通过分步教学,读者可掌握Costas环开发技术,最终构建包含高斯信道和误码统计功能的完整工程。专栏配套博客提供可直接测试的工程文件,适合不同学习需求的研究者。
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博文更新于 2025.12.17 ·
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【1.20】Costas环开发板硬件片内测试2——硬件测试和分析

本课程主要介绍FPGA硬件调试流程:1)通过综合、布局布线将RTL代码转换为FPGA可执行文件;2)生成比特流文件并烧录至开发板;3)使用ILA核实时采集内部信号波形,结合VIO核在线修改参数,实现硬件调试。重点展示了从代码到硬件实现的完整流程,以及利用调试工具验证逻辑功能的操作方法。课程配套视频详细演示了硬件调试的具体步骤。
原创
博文更新于 2025.12.17 ·
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【1.19】Costas环开发板硬件片内测试1——模块封装/接口约束/vio核/ila核配置

本文介绍了Costas环硬件测试前的准备工作,主要包括:1. 配置VIO核用于实时设置信道SNR和频偏参数;2. 配置ILA核用于波形监测;3. 完成顶层模块封装,整合发射端、信道模块和接收端;4. 添加FPGA开发板的接口约束。通过修改发射端模块加入VIO控制,并编写顶层模块连接各功能单元,为后续硬件调试奠定了基础。
原创
博文更新于 2025.12.17 ·
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基于大衍数构造的稀疏校验矩阵LDPC误码率matlab仿真,对比不同译码迭代次数,码率以及码长

本文提出了一种基于大衍数列构造LDPC校验矩阵的新方法。该方法利用大衍数列的周期性和单调递增特性,设计具有准循环结构的稀疏校验矩阵,有效避免了四环问题并减少存储空间需求。文章详细阐述了算法原理,包括参数初始化、大衍数序列生成、位置映射规则和矩阵验证流程。MATLAB仿真测试表明,该方法能实现可靠的LDPC编码性能,误码率随信噪比提升显著降低。完整的算法代码可通过指定方式获取。该方案兼具理论创新性和工程实用性,为LDPC码构造提供了新的设计思路。
原创
博文更新于 2025.12.14 ·
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【1.18】多径干扰对Costas环的性能影响分析2——多径信道下costas环的频偏锁定性能仿真分析

本文研究了多径信道环境下Costas环的频偏锁定性能。通过FPGA仿真实验,分析了不同多径强度(1/4至2倍主径幅度)和延迟(2至16个时钟周期)对系统性能的影响。结果表明:随着多径幅度增大或延迟延长,Costas环的频偏锁定性能显著下降,表现为收敛速度变慢、抖动加剧。当多径幅度超过主径或延迟达到8个周期以上时,系统基本无法稳定锁定频偏。这为多径信道中载波同步系统的设计提供了重要参考。
原创
博文更新于 2025.12.12 ·
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基于柯西分布量子粒子群优化的LTE网络基站覆盖率问题求解matlab仿真

本文提出一种基于柯西分布量子粒子群优化(CD-QPSO)的基站部署算法,通过引入量子力学理论和柯西分布改进传统粒子群优化。算法采用量子势阱概率分布更新粒子位置,利用柯西分布的重尾特性增强全局搜索能力,并通过动态调整变异因子平衡搜索范围与收敛精度。仿真测试表明,该方法在14km×12km区域内部署12个基站时,能有效提高网络覆盖率。MATLAB实现展示了算法收敛过程与基站分布优化效果,为复杂环境下的基站部署提供了新思路。
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博文更新于 2025.12.11 ·
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【1.17】多径干扰对Costas环的性能影响分析1——多径信道verilog设计

本文研究了多径信道对Costas环频偏锁定性能的影响。首先概述了多径信道的线性时变模型及其冲激响应特性,提出在AWGN信道基础上加入多径干扰的复合信道模型。然后详细介绍了基于FPGA的多径信道实现方案,通过修改Verilog代码调整多径延迟和幅度参数,其中延迟可设置为32-256个时钟周期,幅度通过位截取控制。最后给出了FPGA仿真测试结果,验证了该模型在不同信噪比条件下的性能表现。
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博文更新于 2025.12.09 ·
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【硬件片内测试】基于FPGA的完整16QAM软解调测试,含频偏锁定,帧同步,定时点,Viterbi译码,信道,误码统计

本文介绍了一个基于FPGA的完整16QAM通信链路实现方案,包含频偏锁定、帧同步、定时点提取、维特比译码等核心模块。系统采用217卷积编码和16QAM调制解调技术,通过PN导频和CORDIC算法实现频偏估计与补偿,利用相关峰提取定时点。硬件测试在Vivado 2022.2环境下完成,支持SNR参数在线配置(5-15dB),包含误码统计功能。文章详细阐述了各模块的理论基础,包括卷积编码原理、16QAM软解调方法、上下变频处理等,并提供了Verilog核心接口说明和开发板移植指南。完整代码可通过指定方式获取。
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博文更新于 2025.12.08 ·
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【1.16】信噪比SNR对Costas环的性能影响分析2——不同信噪比下costas环的频偏锁定性能仿真分析

本文研究了不同信噪比(SNR)条件下Costas环的频偏锁定性能。通过设计包含AWGN信道的完整通信链路测试平台,在0-50dB范围内调节SNR值进行仿真测试。结果表明:噪声干扰会导致Costas环的最大可锁定频偏从325000降至200000;但进一步降低SNR时,锁定范围稳定在200000左右,不再随SNR变化。这说明噪声虽会影响初始锁定性能,但一旦建立锁定后,系统对SNR变化具有较强鲁棒性。
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博文更新于 2025.12.06 ·
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【仿真测试】基于FPGA的完整16QAM软解调链路实现,含频偏锁定,帧同步,定时点,Viterbi译码,信道,误码统计

本文介绍了一种基于FPGA的完整16QAM通信链路实现方案。系统包含16QAM调制解调、217卷积编码/维特比译码、AWGN信道、误码统计等模块,重点阐述了频偏锁定、帧同步和定时点提取等关键技术的实现原理。通过PN导频和CORDIC算法实现频偏估计补偿,利用相关峰检测确定定时点,采用特定帧同步码实现帧定位。文章详细说明了16QAM调制解调、卷积编码译码等核心算法原理,并给出了Verilog实现的关键接口设计。测试结果表明,该系统能在不同信噪比条件下稳定工作,为数字通信系统设计提供了完整解决方案。
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博文更新于 2025.12.05 ·
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基于QLearning强化学习的城市交通拥堵治理matlab仿真

摘要:本文介绍了一个基于Q-Learning强化学习算法的4×4网格城市路网交通拥堵治理方案。该方案通过状态编码将16个节点的车辆分布转化为一维状态值,采用ε-贪心策略平衡探索与利用,设计了包括信号灯配时和路径诱导等治理动作。算法通过环境交互更新路网状态,计算奖励值以优化Q表,并采用经验回放和参数衰减机制提高训练稳定性。MATLAB测试结果显示,该方法能有效降低路网平均通行时间。完整算法代码可通过指定方式获取。该方案为城市交通拥堵治理提供了一种智能决策方法。
原创
博文更新于 2025.12.04 ·
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【1.15】信噪比SNR对Costas环的性能影响分析1——AWGN信道模型的FPGA实现

本文研究了AWGN信道模型的FPGA实现方法。首先分析了AWGN信道特性,提出基于LUT的FPGA实现方案:通过MATLAB生成高斯噪声样本并量化为16bit有符号数,存储为FPGA内部ROM。Verilog代码实现了噪声生成模块,通过地址索引读取噪声样本,并根据输入SNR参数调节噪声幅度。测试结果表明,该方法能有效模拟不同信噪比条件下的AWGN信道特性,噪声幅度随SNR增加而减小。FPGA实现方案具有低延迟、高吞吐量优势,适用于通信系统性能测试。
原创
博文更新于 2025.12.03 ·
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基于Polar和LDPC的联合信道编译码的matlab性能仿真,对比单独LDPC,Polar以及香浓限

本文研究了Polar码与LDPC码的联合编译码方案,旨在通过优势互补实现接近香农极限的性能。理论部分阐述了香农极限原理,并详细介绍了联合方案的实现机制:Polar码作为内码进行信道极化,LDPC作为外码进行纠错,采用SCL和BP算法实现迭代译码。MATLAB程序实现了该方案,通过仿真验证了其性能优势。结果表明,这种联合编码方案能有效平衡复杂度与译码效率,在多种信道条件下均展现出优异的纠错能力,为现代通信系统提供了可靠的编码解决方案。
原创
博文更新于 2025.12.01 ·
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【硬件片内测试】基于FPGA的完整16QAM链路测试,含频偏锁定,帧同步,定时点,Viterbi译码,信道,误码统计

本文介绍了一种基于FPGA的完整16QAM通信链路实现方案。系统包含16QAM调制解调、217卷积编码/维特比译码、AWGN信道、误码统计等模块,重点实现了频偏锁定、帧同步和定时点提取功能。硬件测试采用Vivado2022.2平台,通过ILA在线采集数据并支持VIO在线SNR设置。文章详细阐述了16QAM正交调幅原理、卷积编码/维特比译码算法、上下变频过程,以及基于PN导频和CORDIC的频偏估计补偿方法。同时提供了Verilog核心接口代码和开发板移植指南,完整代码可通过指定方式获取。该系统实现了从数据源
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博文更新于 2025.11.28 ·
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【1.14】基于FPGA的costas环性能测试2——频偏锁定范围测试分析

摘要:本文研究了Costas环的频偏锁定范围,通过理论分析和仿真实验验证了其捕获范围和跟踪范围。理论分析表明,捕获范围通常为±(B_L/2)~±B_L,跟踪范围约为±(B_L/4)~±(B_L/2)。仿真结果显示,当频率控制字在-325000~325000范围内时,Costas环能稳定锁定,对应的频率锁定范围约为±242.14kHz。研究还提供了频率控制字与输出频率的换算方法,并附有操作视频指导。
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博文更新于 2025.11.27 ·
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【仿真测试】基于FPGA的完整16QAM通信链路实现,含频偏锁定,帧同步,定时点,Viterbi译码,信道,误码统计

本文提出了一种基于FPGA的16QAM通信链路实现方案,系统包含完整的调制解调模块。采用217卷积编码和维特比译码实现差错控制,通过16QAM映射/逆映射完成信号调制,并实现了上/下变频处理。系统创新性地设计了基于PN导频和CORDIC算法的频偏锁定模块,以及基于相关峰的定时点提取和帧同步机制。Verilog核心接口模块实现了信号处理全流程,包括卷积编码、16QAM调制、频偏补偿、解调译码等功能。仿真测试在SNR=6-20dB条件下验证了系统性能,误码统计模块可实时监测通信质量。该方案为数字通信系统设计提供
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博文更新于 2025.11.24 ·
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【1.13】基于FPGA的costas环性能测试1——频偏锁定收敛曲线的稳定性分析

本文研究了Costas环频偏锁定收敛曲线的稳定性问题。通过仿真分析发现,当频率控制字分别设置为60000、120000和200000时,系统存在约40000的频偏估计偏差。针对这一问题,提出在环路滤波器后增加平滑滤波器的改进方案,并给出了相应的Verilog实现代码。测试结果表明,改进后的系统在频偏设置为200000和40000时,收敛曲线更加稳定,抖动范围分别降低至3000左右,有效提高了Costas环的稳定性。该改进方案为数字通信系统中载波同步性能的优化提供了实用方法。
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博文更新于 2025.11.22 ·
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【1.12】基于FPGA的costas环开发6——costas完整闭环

本文研究了基于FPGA的Costas环闭环实现。首先回顾了Costas环的理论框架,阐述了其通过正交相乘、鉴相、环路滤波和NCO控制的闭环反馈机制实现载波同步的原理。随后详细介绍了FPGA实现方案,包括Verilog代码设计及模块封装,重点展示了闭环结构中误差信号的生成与补偿机制。通过仿真测试验证了设计有效性:不加频偏时反馈输出稳定在零附近;加入20000频偏后系统仍能有效跟踪补偿。实验结果表明该Costas环FPGA实现能可靠完成载波同步功能,为数字通信系统提供了实用解决方案。
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博文更新于 2025.11.17 ·
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基于ADP自适应动态规划算法的控制系统matlab性能仿真,采用RNN进行控制对象参数辨识

本文提出了一种基于自适应动态规划(ADP)的非线性系统优化控制算法。该算法通过评价网络和执行网络的迭代学习,逼近最优控制律和性能指标。采用状态和输入归一化处理提高训练稳定性,并结合系统模型预测下一时刻状态。控制输入通过期望输入与执行网络输出的叠加实现平滑处理。MATLAB仿真结果表明,该算法能有效跟踪目标状态并最小化控制代价。文中详细阐述了离散时间非线性系统的建模、ADP网络结构、最优控制问题定义等理论要点,并提供了完整的MATLAB程序实现代码。
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博文更新于 2025.11.14 ·
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